在 MOSFET 器件中，dv/dt 用于表征器件开关瞬态阶段漏源电压 Vds 的变化速率，即漏极与源极之间的电压随时间的变化快慢。通常提到 dv/dt 时，大家首先会想到，过高的 dv/dt 会引发明显的电磁干扰，影响周边的敏感电路，削弱系统的信号完整性。
除此之外，高 dv/dt 还存在另一项核心隐患：若 dv/dt 数值过大，漏源电压的快速突变会通过栅 - 漏电容 Cgd 耦合到栅极电压 Vgs，造成栅极电压瞬时抬升，进而导致 MOSFET 在关断状态下出现误导通。
接下来将针对该问题的产生原因与解决方法展开讲解。
二、MOS 误导通的成因
我们以 DCDC 电路作为分析案例，以同步整流开关电源为例，这类拓扑结构通常采用一对 MOSFET 分别作为上桥臂与下桥臂开关管，通过交替导通、关断来实现稳压输出。在 MOSFET 高频开关的过程中，当器件由导通状态切换至关断状态时，其漏极与源极两端会产生快速抬升的 Vds 电压。开关频率越高，对应的漏源极电压时间变化率 dv/dt 也就越大。
根据 MOSFET 内部栅漏电容 Cgd 与栅源电容 Cgs 的容值配比，会在栅源极（G-S）之间形成分压效应；或是经由 Cds 电容流向栅极电阻 R 的电流，在栅极电阻两端产生压降。一旦该分压值超过栅极开启阈值电压，便会触发 MOSFET 出现误导通。
为方便理解，我们逐一解析 MOS 管产生误导通的两类模型：模型 1：忽略外接栅极电阻该模型可等效为 MOS 管栅极处于悬空状态此时 Cgd 与 Cgs 两组寄生电容串联在 Vds 两端：由此耦合生成的栅源电压 Vgs=Vds×Cgd/(Cgd+Cgs)仅当 Vds×Cgd/(Cgd+Cgs) ＜ Vgth 时，MOS 管才可避免出现误导通Vgth：MOS 管的导通阈值电压。
模型 2：引入外部栅极电阻
该模型可等效为MOS管栅极与驱动电路相连，且驱动电路输出低电平（此处假定驱动输出低电平时导通阻抗为0）。
此时栅漏电容 Cgd 与栅极电阻 Rg,i 串联后跨接于漏源电压 Vds 两端：流过 Cgd 的电流可表示为 Igd=Cgd・dv/dt栅极耦合电压 Vgs=Igd・Rg,i=Rg,i・Cgd・dv/dt
仅当 Rg,iCgddv/dt ＜ Vgth 时，MOS 管方能避免出现误导通。Vgth：MOS 管导通阈值电压。
三、MOS 误导通问题的解决对策
依据模型 1：耦合电压 Vgs=Vds×Cgd/(Cgd+Cgs)可在 MOS 管栅源极两端并联电容，以此增大 Cgs 等效容值，间接降低耦合电压 Vgs，从而解决 MOS 管误导通问题。
依据模型 2：耦合电压 Vgs=Rg,i×Cgd×dv/dt可通过抑制 dv/dt 来解决该问题。具体方式为：在 MOS 管栅极回路串联电阻 Rg，降低 MOSFET 的开关速度，进而实现对 dv/dt 的有效抑制。
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